Dynamic power estimation with a hardware emulation acquired switching activity model

Abstract

This thesis is a study of dynamic power estimation at register-transfer level using an activity model acquired with a hardware emulator. The thesis consists of a practical part that presents the studied flow and the testing work related to it and a theory part that supports the topics of the practical part.

In the theory part, the common sources of power consumption in complementary metal-oxide-semiconductor logic are studied, along with brief introductions about their reduction techniques. The electronic design automation tool methodologies, commonly used for power estimation and analysis, are discussed as well.

In the practical part, a dynamic power estimation electronic design automation tool flow is presented. The flow estimates a floorplan model of the design from a register-transfer level hardware description with fast synthesis and acquires a simulative activity model with a hardware emulator. The studied power estimation tool was the Joules RTL Power Solution and the hardware emulation system was the Palladium XP II Verification Computing Platform, both by Cadence Design Systems. The overall quality of the flow was analyzed with a test vehicle hardware description as a design model, three different test cases as activity models and an existing gate-level dynamic power analysis flow as a reference model. The variation between the studied register-transfer level flow and the gate-level reference flow was 4,4 % on average in the three test cases. The run time for the full estimation flow, with the fast synthesis step and single frame average computation, was slightly over an hour, while an incremental run without the synthesis step executed in about 15 minutes.

Tässä työssä tutkitaan dynaamista tehonkulutuksen estimointia rekisterinsiirtotasolla laitteistoemuloinnilla tuotetulla aktiivisuusmallilla. Työ koostuu käytännön osuudesta, jossa esitellään tutkittua vuota ja siihen liittyvää testaustyötä, ja teoriaosuudesta, jonka tarkoitus on tukea käytännön osuudessa käsiteltyjä aiheita.

Teoriaosuudessa käsitellään CMOS-logiikkaan perustuvien mikropiiritekniikoiden yleisimpiä tehonkulutusmekanismeja ja lyhyesti niiden vähennystekniikoita. Lisäksi osiossa käsitellään elektroniikan suunnittelun automaatiotyökalujen yleisimpiä tehonkulutuksen estimointi- ja analyysimetodologioita.

Käytännön osuudessa esitellään yhden elektroniikan automaatiotyökalun dynaaminen tehonkulutuksen estimointivuo. Vuossa suunnitelman pohjapiirros estimoidaan rekisterinsiirtotason laitteistokuvauskielisestä mallista nopean synteesin avulla ja aktiivisuusmalli tuotetaan laitteistoemuloinnilla. Tutkittu tehonkulutuksen estimointityökalu oli Joules RTL Power Solution ja laitteistoemulointijärjestelmä oli Palladium XP II Verification Computing Platform, molemmat Cadence Design Systemssiltä. Vuon lopullinen laadukkuus arvioitiin käyttäen laitteistokuvauskielistä testisuunnitelmamallia, kolmea erilaista testitapausta aktiivisuusmalleina ja olemassaolevaa porttitason dynaamista tehonkulutuksen analyysivuota referenssimallina. Esitellyn rekisterinsiirtotason vuon ja porttitason referenssivuon välinen ero oli keskimäärin 4,4 % kolmessa tutkitussa testitapauksessa. Täyden keskiarvoistetun estimointivuon ajoaika oli hieman yli tunnin, kun taas inkrementaalinen ajo ilman nopeaa synteesiä kesti noin 15 minuuttia.