VHDL-kielisen mallin muuntaminen SystemVerilog-kieliseksi

Karmitsa, Valtteri (2022-07-14)
 
Avaa tiedosto
Lataukset: 

Rajoitetun näkyvyyden opinnäytteet ovat luettavissa vain OuluREPO-työasemilla: https://oulurepo.oulu.fi/handle/10024/5
Karmitsa, Valtteri
V. Karmitsa
14.07.2022
© 2022 Valtteri Karmitsa. Tämä Kohde on tekijänoikeuden ja/tai lähioikeuksien suojaama. Voit käyttää Kohdetta käyttöösi sovellettavan tekijänoikeutta ja lähioikeuksia koskevan lainsäädännön sallimilla tavoilla. Muunlaista käyttöä varten tarvitset oikeudenhaltijoiden luvan.
Näytä kaikki kuvailutiedot
Julkaisun pysyvä osoite on
https://urn.fi/URN:NBN:fi:oulu-202207143254
Kokoelmat