Mixed-signal verification of analog IP using Schematic Model Generator and SystemVerilog

Abstract

Verification is one of the most important aspects of designing an integrated circuit. However, the verification by simulating the device level netlist has become problematic as the mixed-signal circuits have become more complex during the years and therefore, the simulation has become very time consuming. This has been alleviated by creating models of the circuits that represent their behaviour. Sometimes the designer may be responsible for the model creation. If the project schedule is tight, there is a danger that the model is either not maintained well enough or even not created. This may compromise the whole verification process.

Cadence Design Systems introduced Schematic Model Generator (SMG) tool to help in creating SystemVerilog Real Number Models (RNM) in a Graphical User Interface (GUI). The tool provides a way for engineers with little or no coding experience to create abstract models of their designs.

In this thesis, the possibility of using SMG to create SystemVerilog-RN (Real-Number) models of analog blocks for mixed-signal verification is investigated. The thesis covers examples of the model creation and verification process for two different analog Intellectual Properties (IP). The aim was to create models which offer enough abstraction of the analog behaviour by utilizing real value numbers to represent electrical variables. Also, the interoperability with SPICE netlist and compatibility with Mentor Graphics Questa environment was examined.

The models were successfully created but some limitations of SMG were noticed, which led to the use of mixing-and-matching handwritten SystemVerilog with the SMG generated code. Nevertheless, SystemVerilog proved to be a decent option for creating mixed-signal models to simulate the effects of both analog and digital worlds in an abstract manner.

Verifioiminen on tärkeä osa integroitujen sekasignaalipiirien suunnittelua. Simuloiminen komponenttitason kuvausta käyttämällä on usein ongelmallista piirien monimutkaisuuden ja simulaatioaikojen takia. Tätä ongelmaa on pyritty ratkaisemaan luomalla malleja, jotka kuvaavat piirin toimintaa abstraktilla tasolla. Tällaisen mallin tekeminen voi joskus olla suunnitteluinsinöörin vastuulla. Projektiaikataulun ollessa tiukka, tehty malli voi jäädä päivittämättä tai sitä ei luoda ollenkaan, mikä voi pahimmassa tapauksessa vaarantaa koko piirin verifiointiprosessin.

Cadence Design Systems on kehittänyt Schematic Model Generator (SMG) työkalun, jolla voidaan luoda SystemVerilog RNM -malleja (Real Number Models) käyttäen GUI:ta (Graphical User Interface). Työkalun avulla insinöörit, joilla on vain vähän tai ei yhtään ohjelmointitaitoa, kykenevät itse luomaan abstrakteja malleja piireistään.

Tässä diplomityössä käydään läpi mahdollisuutta käyttää SMG:tä korkean tason SystemVerilog-RN (Real Number) käyttäytymismallien luomiseksi. Diplomityössä käydään läpi mallin tekeminen ja verifiointi kahden erillisen esimerkin avulla. Työn tarkoituksena oli luoda mallit, jotka esittäisivät analogia-IP:eiden (Intellectual Property) toiminnan sopivan abstraktilla tasolla käyttämällä reaalilukuja sähköisten suureiden esittämiseksi. Mallien toiminta testattiin myös SPICE-komponenttitason kuvauksen kanssa sekä Mentor Graphicsin Questan simulaatioympäristössä.

Mallit luotiin onnistuneesti, mutta SMG:ssä havaittiin joitain puutteita mallien tekovaiheessa, mikä johti itse tehdyn SystemVerilog-koodin sekoittamiseen SMG:llä luodun koodin sekaan. Siitä huolimatta SystemVerilog osoittautui varteenotettavaksi vaihtoehdoksi sekasignaalimallien luomiseen.